Knihovny napsané v SystemVerilog u

cheshire

Minimální 64bitový RISC-V SoC schopný Linuxu postavený na CVA6 (platformou pulp).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Cyklujte přesnou implementaci FPGA různých variant CPU 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Verilog Extensions pro Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI můstek.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementace soft-mikrokontroléru ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Modul I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Zpracování videa v reálném čase s Gaussovským + Sobelovým filtrem zaměřeným na FPGA Artix-7.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine s novým datovým tokem umožňujícím 70,7 Gops/mm2 na TSMC 65nm GP pro 8bitový VGG16.
  • 15

SVA-AXI4-FVIP

Vlastnosti YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Open source, parametrizovaná digitální hardwarová IP knihovna SystemVerilog.
  • 13
  • MIT

ndk-app-minimal

Minimální aplikace založená na Network Development Kit (NDK) pro karty FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Rychlý řadič přerušení RISC-V (pomocí pulp-platformy).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Společné moduly SystemVerilog RTL pro RgGen.
  • 9
  • MIT

mips_cpu

Jednocyklový 32bitový MIPS.
  • 9

hardcloud

FPGA jako OpenMP Offloading Device...
  • 9
  • Apache License 2.0

risc-v-single-cycle

Jednocyklový 32bitový CPU Risc-V.
  • 8

rp32

Procesor RISC-V s CPI=1 (každá jednotlivá instrukce provedená v jediném hodinovém cyklu).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA s nízkou latencí 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Toto úložiště obsahuje různé moduly, které provádějí aritmetické operace. (od GabbedT).
  • 2
  • MIT

v_fplib

Verilog FPU knihovna.
  • 1
  • GNU General Public License v3.0

picoMIPS

Procesor picoMIPS provádějící afinní transformaci.
  • 1
  • MIT

RV32-Apogeo

RISC-V 32bitový, 7-stupňový, mimo provoz, spekulativní procesor s jedním problémem. Jádro implementuje rozšíření B, C a M. I a D cache jsou k dispozici..
  • 1
  • MIT

risc-v_pipelined_cpu

RISC-V CPU s 5-stupňovým pipeline, napsaný v SystemVerilog.
  • 0

FPGAprojects

Kódy Verilog pro projekty FPGA, které jsem udělal v roce 2019, včetně 5stupňového zřetězeného procesoru MIPS.
  • 0

TCB

Pevně ​​propojená sběrnice, nízká složitost, vysoce výkonná systémová sběrnice.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Naučte se základy Systemverilog, testbench a dalších..
  • 0

osdr-q10

Soubory návrhu kotvy Orion, firmware a kód FPGA.
  • 0